天风:半导体制造行业报告–从um级制造到nm级制造(附报告)

天风:半导体制造行业报告–从um级制造到nm级制造

 

报告目录:

1. 半导体制造:半导体产业链中的王者.6

2. 半导体制造行业三大核心问题.6 

2.1. 半导体制程发展之路:摩尔定律还能走多远?6
2.1.1. 成熟制程——以28nm为代表.9
2.1.2. 先进制程——得先进制程者得天下11
2.2. 晶圆尺寸15 2.3. 晶圆产能17

3. 半导体制造行业竞争逻辑 .20

4. 制造行业长期成长逻辑/未来增量空间.23

4.1. 长期成长逻辑.23
4.2. 近年来的主线,5G、IoT、车用半导体、AI提供大增量.31

5. 中国半导体制造业的机会在哪里?.35

6. 半导体制造厂商37

6.1. 台积电.37
6.2. 三星41
6.3. 英特尔.44
6.4. 格罗方德45
6.5. 联电48 6.6. 中芯国际51
6.7. 华虹半导体55
6.8. 晶圆代工企业估值对比.59

 

报告要点:

导体制造行业有三大壁垒:技术壁垒、资金壁垒、人才壁垒。
技术壁垒:摩尔定律推动着半导体制程的发展,同时行业集中度提升,越 先进的制程,能生产的公司越少,10nm 以下制程只剩下英特尔、三星、台 积电三家公司。存储芯片市场也受到拥有先进制程的三星、美光、海力士 的瓜分。在制程发展中,需要解决功耗、频率、散热、尺寸等问题。成熟制 程有 HKMG 工艺和 poly/SiON 工艺,先进制程有 FinFET 和 FD-SOI 工艺, 且 7nm 以下工艺需要使用 EUV 光刻机。

资金壁垒:半导体制造行业是资本密集型行业,半导体制造厂商需要持续 不断投入工艺制程和产品结构的研发。自 1990 年代以来,半导体行业在研 发强度方面一直领先于所有其他主要工业领域,每年用于研发的支出平均约 占总销售额的 15%。IBS 的数据显示:28nm 体硅器件的设计成本大致在 0.51 亿美元,7nm 芯片需要 2.98 亿美元,5nm 则需要 5.42 亿美元,成本增速越 来越快。厂商的资本支出与其晶圆产能成正向关系。单看纯晶圆代工厂, 台积电、中芯国际、联电、格芯资本支出均在代工厂前列,它们的晶圆产能 都进入了全球前十二名行列。

人才壁垒:半导体制造行业是受研发和技术驱动的行业,对人才和技术极为看重。2018 年毕马威曾联合 SEMI 发布了一份问卷调查数据,受访者皆为 全球半导体的行业高管,其中有 64%的人认为人才风险是三大运营风险之 一。《中国集成电路产业人才白皮书(2018-2019 年版)》预计中国 IC 制造行业人才 2021 年需求达到 24.6 万,比 2019 年多 10.2 万,因此半导体行业成 为了国内引进人才最多的行业。中芯国际引进梁孟松,紫光集团旗下的长江 存储,以及合肥长鑫的 DRAM 厂引进美光、SK 海力士等大厂的人才。

市场需求方面,半导体制造企业面向受到摩尔定律主导的市场和超越摩尔定律的应用市场。摩尔定律主导的市场是半导体市场的主战场,主要包括 CPU、存储、矿机等市场。超越摩尔定律的市场包括射频、功率器件、传感 器等市场,而这些市场专业度更高,需要综合考虑性能、集成度和成本。 根据 Yole 统计,2017 年超越摩尔的应用领域对晶圆需求为 4500 万片(8 英寸当量),预计到 2023 年需求会增长到 6600 万片,CAGR 10%。5G、IoT、 车用半导体、AI 等新兴领域给这两个市场注入了新的发展动力,这也是近 年来半导体领域应用的主线。

中国半导体产业正处于产业升级的关键阶段,国内半导体制造公司崛起迎来机遇。从国内半导体设计制造封测销售额看,半导体制造销售量在三者一 直是最低者。1.先进制程需要大量的工艺研发和资本投入,能负担大额成本 投入的晶圆厂越来越少,摩尔定律放缓给国内制造企业提供了赶超的机会。 2.下游应用细分化也是国内半导体制造企业的一大机会。对于中低端 MCU、 电源管理芯片等技术壁垒不高的细分市场,芯片专用化、性价比是重点。国 内企业可以在这些市场找到突破口,积极布局渗透市场。3. 终端品牌的国 产化给上游供应链带来发展机会,终端需求向上传导可以带动整个供应链 的国产化。5G 带动了“华为产业链”的发展,进入华为产业链的中芯国际 也将在产业链的影响下有所收益。4.根据“中国制造 2025”重点领域技术 路线图对 IC 制造产业的规划,国产半导体制造产业的发展将围绕产能扩充 与先进制程同步推进。国家集成电路大基金的投资扶持半导体制造企业的发展。

 

内容精选:

半导体制程工艺的发展,离不开摩尔定律。摩尔定律指出,当价格不变时,集成电路上可 容纳的元器件的数目,约每隔 18~24 个月便会增加一倍,性能也将提升一倍。随着晶体管 尺寸的减少,相同单位面积中可以容纳更多的晶体管,相同大小的处理器可以获得更高的 处理能力。且小的晶体管消耗的功率少,这减少了芯片的总功耗,产生的热量也随之降低, 因此可以进一步提高时钟速度。


图 1:摩尔定律晶体管数量的发展

存储芯片制程发展与逻辑芯片制程发展速度不太一致,但都受到摩尔定律的限制。DRAM 目前最先进工艺位于 18-15nm 之间,通常认为 10nm 是物理极限。从 2016 年开始,供 应商开始采用 1xnm 节点制,其中供应商在路线图上拥有三种 DRAM 产品(1xnm,1ynm 和 1znm)。最初,将 1xnm 节点定义为具有 17nm 至 19nm 几何形状的 DRAM,1ynm 是 14nm 至 16nm,1znm 是 11nm 至 13nm。目前供应厂商的节点停留在 1xnm 状态(1xnm, 1ynm,1znm,新三代制程包括 1anm,1bnm,1cnm 都属于 1xnm 节点机制)。各大厂商 正在积极寻找新的解决方案,继续扩展 DRAM 并提高性能,在未来的制程节点上可能会使 用 EUV 光刻实现转变。SK Hynix 计划在 1anm 使用 EUV,该技术将于 2021 年面世。三星 在 1znm 完成了对 DRAM 的 EUV 测试,但不会用于量产,可能会用于 1a 或 1b 的产品中。 美光则计划将 193nm 浸没式光刻和 SADP 扩展到 1bnm。


图 2:DRAM 厂制程技术时程图

NAND 闪存驱动器的容量取决于芯片中的单元数量。在 2D NAND 结构中,存储单元在单 个管芯层中彼此相邻放置,以提高存储容量。单元尺寸从 120 nm 减小到 1x nm,使容量 增加了 100 倍,且当前 15nm/14nm 已经达到了极限。2D NAND 技术存在两个局限,一 是单元缩小是依靠光刻技术实现的,当光刻技术到达极限时,单元无法进一步缩小;二是 当存储单元降至 20 nm 以下时,电荷从一个单元泄漏到另一个单元的机会大大增加,这 种单元间干扰会导致数据损坏,从而严重损害闪存的可靠性。因此厂商们转向 3D NAND, 单元以垂直堆叠的方式来增加密度。3D 堆叠有单层堆栈和线堆栈两种。在最新的 128 层 中,厂商大多使用两个 64 层进行堆叠,三星计划单层堆叠,在没有其他新突破的情况下, 128 层是单层堆叠的极限。而线堆叠在 500 层也可能存在问题,因此还需要探索新的堆叠 方法。


图 3:NAND 厂制程技术时程图

随着这三个问题的解决,半导体制程向先进工艺发展。目前,台积电和三星均已有 7nm 工艺,英特尔为 10nm 工艺,但从晶体管密度上看,英特尔 10nm 技术可与三星和台积电 的 7nm 技术媲美。

图 14:各厂先进制程发展图

图 15:Intel、TSMC、Samsung 各制程晶体管密度对比

从晶圆发展历程来看,晶圆尺寸经历了 2 英寸、4 英寸、5 英寸、6 英寸、8 英寸和 12 英 寸。晶圆的尺寸越大,在单片晶圆上制造芯片的数量就越多,单片芯片的分摊成本随之降 低,并且晶圆片边缘的损失会减小,因此发展大尺寸晶圆片有利于降低成本,但同时对设 备和工艺的要求也越高。在同样的工艺条件下,300mm 半导体晶圆的可使用面积超过 200mm 晶圆的两倍以上,可使用率(衡量单位晶圆可生产的芯片数量的指标)是 200mm 硅片的 2.5 倍左右。图 19 为不同尺寸晶圆面积对比,资料来源于文章 Critical Dimension Sample Planning for 300 mm Wafer Fabs(作者:Sung Jin Lee, Raman K. Nurani, Ph.D., Viral Hazari, Mike Slessor, KLA-Tencor Corporation, J. George Shanthikumar, Ph.D., UC Berkeley)。

图 18:晶圆尺寸发展历史
图 19:晶圆直径与面积对比

 

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